copyfish 发表于 2010-8-21 15:38:38

请问:在VHDL中定义两个inout双向IO的问题.

在VHDL中,定义两个双向IO口inout.平时这两个端口为高阻态.这两个端口外部有两个上拉电阻.当只要其中一个端口被拉低时,另外一个端口也要紧跟着拉低.直到被拉低的端口再次变为高电平时,另外一个端口再次变为高阻.这样的逻辑是否可以实现?

cicnx 发表于 2010-8-21 16:11:27

为什么要定义成双向？ 一个输入一个输出不就完了。。。

copyfish 发表于 2010-8-21 16:15:33

因为两个端口必须同时支持输入和输出的.

40130064 发表于 2010-8-21 23:52:13

高阻态是检测不到信号的。再加一个输入端口并到信号出现的端口控制才有可能。

copyfish 发表于 2010-8-22 20:21:23

回复【3楼】40130064
高阻态是检测不到信号的。再加一个输入端口并到信号出现的端口控制才有可能。
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高阻太检测不到信号?那定义了inout的端口,输出高阻态.外部有上拉,回读不是'1'吗?

40130064 发表于 2010-8-22 21:20:13

回读是'1'

高阻态是检测不到信号的，这没错。   

INOUT 是普通输出口+三态缓冲器+输入缓冲器。什么时候作输出，什么时候作输入是你自己决定的。

一个单独INOUT端口是没任何意义的。


在VHDL中……再次变为高电平时,另外一个端口再次变为高阻.……实现?

你INOUT输出低电平后，IO就是低电平，请问外部信号怎么还能拉高IO？你要检测信号，IO就一定是INPUT态。

为了再次检测IO 你就得输出Z态，转换到Z态，IO就是电平就是外部电平，但不是检测到外部信号高电平了。

copyfish 发表于 2010-8-22 21:36:51

回复【5楼】40130064
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谢谢你的解答.

我的目的是 主机I2C总线的SDA --- 经过CPLD --- 从机的SDA.
当有一边端口为低时.另一个端口就输出低.输入的端口就一直当作输入,直到输入的端口为高时,就把输出的端口变为高阻态.两个端口什么时候做输出什么时候就输入就以这个条件判断.不知能否实现?
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