请教VHDL高手__按键加减
去年这个时候学了VERILOG,在一年的学习FPGA的时候，很多资料是VHDL，看不懂很苦恼。所以，趁暑假没有事的时候，学下VHDL。
今晚，按照自己以前学习VERILOG的历程，把VERILOG转变成VHDL。
这个程序__按键加减就是编不出来，编了一晚上了。
http://cache.amobbs.com/bbs_upload782111/files_31/ourdev_570688.png
(原文件名:2312.png)
点击此处下载 ourdev_570689.rar(文件大小:272K) (原文件名:按键加减1verilog.rar) 解决了，用了那个vhdl转变verilog工具解决了。
在转换的过程中，文件夹是中文，我靠，浪费了我四个小时，还以为自己电脑系统（vista）的问题，
晕死了。不过问题解决了，还是蛮高兴的。 顶lz的头像
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