FPGA I/O与外部器件接口的延时问题
比如FPGA与下一级器件进行通信,FPGA提供时钟(周期为T)和数据给下级器件,这个数据的传输延时需要满足一定条件,以满足下级芯片的setup 和 hold。通常的做法是,把这个数据在FPGA的传输延时约束在小于T但能满足下级条件的范围内。我的问题是:1. 我可不可以把这个数据在FPGA内部的延时约束超过T,比如1.5T,更好能满足下级的setup和hold。
2. 同理,FPGA内部两个触发器间的组合逻辑处理延时为什么一定要小于T,可不可以大于T?(在保证setup和hold的情况下)。
我觉得这两种情况,丝毫不影响系统频率啊,大不了数据延时到时钟的下两个周期去采样,工作频率照样不变,我的理解对吗?请大侠指点! 逻辑延时不确定性很大,受电压,温度,工艺等影响,没有经过特殊设计的普通逻辑,延时误差甚至能到300%或更高
多周期路径不是不能使用,只是更难控制 谢谢h2feo4 无机酸的回复,就是说理论上这样做没问题,只不过操作起来更加不可靠不稳定对吧 源同步可以很好的解决这个问题
异步工作也是一种解决问题的有效方法 mark
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