关于Verilog延时的问题。
各位好：我是Verilog的初学者，最近想用CPLD做一个小存储单元，模拟SRAM，所以就着手学习Verilog。
不学不知道，一学还真遇到了不少问题。其中好些问题已经在网上找到了答案，但还有一个问题一直困扰着我。问题描述如下：
因为要与某SRAM的器件手册时序一致，需要在波形上做出一定的延时，比如当读有效之后的若干时间后在数据总线上出现需要读出的数据等等。
目前的Verilog的书中都是使用#语句增加延迟，比如#15。但问题是这种延迟只是在仿真时有效，综合后会被忽略。
我的问题是在实际的硬件上模拟这种延迟需要使用什么方法，网上很多人说使用计数器，这是否是正规的用法呢？
烦请各位赐教，我是Verilog新手，如果说的话显得太外行还请多多原谅。 你可以看看手册，读有效之后若干时间出现数据，你可以看看这个延迟，都是有个上限的，也就是说这个指标是最慢多少时间之后出现该出现的数据，而读取时只要保证在取样时数据稳定即可，而速度越快的片子这个时间就越短，数据可以更快的稳定，所以我觉得你不需要加这个延迟，可以以CPLD尽快的速度去把数据准备好就行了，不需要模拟这个延迟，因为本质上MCU之类的是按时钟周期来读的，也就是在某个时钟的上沿或下沿去锁存SRAM的数据，你在它锁存前满足建立时间准备好就行 哦，我再研究研究手册，谢谢楼上的指点。
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