wanwzy 发表于 2010-7-6 10:58:04

关于verilog编写规范的问题

最近在看《华为verilog约束》是发现在模块约束部分有这样一条

“逻辑内部不对input进行驱动，在module内不存在没有驱动源的信号，更不能在模块端口存在没有驱动的输出信号，避免在elabarate和compile时产生warning”

由于本人刚接触verilog不久，所以对这条约束不是很能理解。还望各位大牛解释下（最好是有个设计例子），越详细越好！万分感谢！
顺便附上《华为verilog约束》，呵呵,很多人应该都有了！
华为verilog约束ourdev_566127WCVMQB.pdf(文件大小:111K) (原文件名:华为Verilog约束.pdf)

wanwzy 发表于 2010-7-7 10:04:53

哇！还是欢迎各位捧场啊！但是别都跑堂啊，还是说说看法啊！多说有益！！！！！！！！

Alan1203 发表于 2010-8-9 16:05:24

回复【1楼】wanwzy
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《大规模逻辑设计指导书_华为》这里介绍的Verilog书写规范跟《华为Verilog约束》的矛盾啊
点击此处下载 ourdev_573972.pdf(文件大小:3.45M) (原文件名:大规模逻辑设计指导书_华为.pdf)

yyxiaoshu 发表于 2011-9-29 15:59:35

自相矛盾啦

kdskds2000 发表于 2011-10-6 10:56:03

有关于代码规范，verilog也有类似于C语言lint的工具
大都是IC公司在用
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