myemcu 发表于 2010-6-25 23:07:05

一个用Verilog实现的问题.

刚开始研究PLD类器件 就遇到这个问题,望各位大牛不吝赐教,巨谢!

如果要求测量数字信号(0~50KHz)高低电平的持续时间,用Verilog实现的编程思想应该是怎样的,因为感觉这东西跟用单片机C的思想好象不大一样?

ngzhang 发表于 2010-6-26 11:22:12

计数器。

honsimark 发表于 2010-8-12 20:47:01

用计数器实现，数clk的个数

yvhksovo 发表于 2010-8-16 15:47:53

用待测信号做门限电平,
用更高频率的时钟,
计数.
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