MCU_fans 发表于 2010-6-25 11:22:08

Verilog的一些语法问题

.......
always @ *      
begin:fsm_always_block2
LED<= 1'b0;
timer1_enable <= 1'b0;
timer2_enable <= 1'b0;
.....

always @ * 是什么意思？
begin:fsm_always_block2
begin后面加了fsm_always_block2代表什么？

tear086 发表于 2010-6-25 12:17:57

1、组合逻辑块标识，自动将所有关联信号设置为触发信号。
2、逻辑块的标号，不是必需，加上可提高代码可读性。

MCU_fans 发表于 2010-6-25 12:29:44

回复【1楼】tear086 .COM 缺氧
-----------------------------------------------------------------------

always @ * 如果换成 always区别不大把？

ngzhang 发表于 2010-6-25 15:54:34

意思就全变了。

MCU_fans 发表于 2010-6-25 22:37:18

回复【3楼】ngzhang 兽哥
-----------------------------------------------------------------------

为什么？

ngzhang 发表于 2010-6-26 11:19:03

一个是信号有变时执行，一个是一直执行。

honsimark 发表于 2010-8-12 20:49:15

@后面接的是出发的条件，而begin后面的是对语句块的命名，可以没有，二者是不同的
页: [1]
查看完整版本: Verilog的一些语法问题