wilson737 发表于 2010-6-2 22:25:07

FPGA中如何让信号delay一个ns

LCELL的delay是不确定的，受很多因素影响，而且大于1ns，欢迎大家来讨论~~
能不能用锁相环产生的时钟的相位差呢

tear086 发表于 2010-6-2 23:11:37

期待牛人。

wilson737 发表于 2010-6-3 23:02:42

回复【1楼】tear086 .COM 缺氧
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骏龙的工程师说：没有什么好办法

fenglouto 发表于 2010-6-4 17:21:26

告诉你一个好办法，用carry chain做

ifree64 发表于 2010-6-4 19:13:12

共同期待牛人。

wilson737 发表于 2010-6-4 21:09:47

回复【3楼】fenglouto
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请讲一讲

minux 发表于 2010-6-6 01:16:50

要延时1ns做什么？

只能纯手工布局布线了。而且这两个信号的全局布线还必须非常谨慎。

fenglouto 发表于 2010-6-6 21:29:24

对， 确实要手工布线，而且还只能用比较高端的FPGA，因为这样的carry chain延时才比较固定，而且每级能控制在ps的范围。手工布线不是很复杂，就是比较麻烦，要用LUT原语实现，不能写verilog代码，具体的位置在约束里指定就可以了。具体的实现可以google 进位链实现TDC，有这样的论文。
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