wilson737 发表于 2010-6-1 21:36:12

FPGA片内构建大容量FIFO与外置FIFO，哪个成本更低

在容量不大的情况下，如kunsd的示波器中（4K），在FPGA中构建确实更方便，但对于例如10K*32深度的呢？

NJ8888 发表于 2010-6-1 21:47:32

不应当这样，应该用FIFO做中转

wilson737 发表于 2010-6-1 22:15:31

回复【1楼】888888888888
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关于示波器项目中的FIFO，有一点不明，存满了读的那段时间数据岂不是丢失了，不丢数的方法只有乒乓ram

NJ8888 发表于 2010-6-1 22:23:59

是会丢的，安捷伦同样存满丢，不过它的存储比较大，有1M点

wilson737 发表于 2010-6-1 22:32:18

回复【3楼】888888888888
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我觉得可以做到不丢，如FPGA构造乒乓ram，或者2个片外sram+fpga控制器逻辑构造乒乓ram

如果丢掉了，岂不是长时间的波形必有非连续连接点

NJ8888 发表于 2010-6-1 22:34:14

一屏内是连续的，通常显示更新远远小于采集，所以肯定要抛弃数据

wilson737 发表于 2010-6-1 22:45:48

回复【5楼】888888888888
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恩 对

因为示波器只是给眼睛看
如果数据要严格连续记录fifo就不可行了

wilson737 发表于 2010-6-2 08:47:09

回复【6楼】wilson737
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晚上想了想，kunsd的AD是125Msps，用FPGA之后逻辑读取应该是跟得上的，为何还需要构造片内fifo呢

NJ8888 发表于 2010-6-2 12:05:01

回复【7楼】wilson737
回复【6楼】wilson737
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晚上想了想，kunsd的ad是125msps，用fpga之后逻辑读取应该是跟得上的，为何还需要构造片内fifo呢
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平滑数据流，采集的是连续的，存储时突发的，当然保证存储平均速度大于采集速度

ngzhang 发表于 2010-6-2 12:09:26

回复【2楼】wilson737
回复【1楼】888888888888
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关于示波器项目中的fifo，有一点不明，存满了读的那段时间数据岂不是丢失了，不丢数的方法只有乒乓ram
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？不存满就读不就行了。。又不是只能同时写或者同时读

wilson737 发表于 2010-6-2 21:13:30

回复【9楼】ngzhang 兽哥
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读的时候不能写吧又不是双口ram

ngzhang 发表于 2010-6-2 22:38:34

回复【10楼】wilson737
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...这个。。FIFO是有两个端口的，可以同时读写是基本要求。
同步FIFO要求读写的时钟是同步的，而异步FIFO甚至在读写时钟，数据位宽均不相同的时候也可以同时读写啊。
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