gibson08 发表于 2010-6-1 20:54:15

谁用了 16550 UART IP CORE的啊？在线等大虾帮忙

不知道怎样进行仿真…… 为什么按照wishbone的总线协议去定义输入波形 没有输出呢？谁能说说太感激了

flybabys 发表于 2010-6-11 15:03:50

如果你不是要使用16C550的完全功能，建议你还是只看懂发送和接收的那两个程序，关键在于和fifo的对接，其他的设置起始都可以重新写的！

guolh 发表于 2010-6-17 16:34:57

还是自己写一个吧，opencore的参考一下还可以，要使用就得读懂

zlei 发表于 2010-6-17 16:40:23

给你一个可用的。
H16550_Verilog_2.0V(文件大小:377K) (原文件名:H16550_Verilog_2.0V.zip)

wenming 发表于 2010-6-17 16:49:16

不错

gibson08 发表于 2010-6-17 18:11:06

感谢呵！

lm78l05 发表于 2010-6-17 18:12:29

用ACTEL器件，有16550的IP。

gibson08 发表于 2010-6-17 18:43:37

因为芯片已经定下来了. 用的EP2C8. 上面那位仁兄发的是CAST的UART IP

gibson08 发表于 2010-6-17 22:16:30

但是编译不能通过   把几个文件的属性改为SYSTEMverilog了不然错误更多.
Error (10170): Verilog HDL syntax error at uart_fifo_altera.v(96) near text "=";expecting ".", or "("
为什么会出现这个错误呢？上面那位仁兄能说说有哪些需要设置的吗？谢了.

gibson08 发表于 2010-6-17 23:11:50

OK了，有结果. 有点语法错误.

qzboy 发表于 2012-7-13 16:56:16

一块来聊    523225358

afei8856 发表于 2013-8-13 09:44:34

如果在自己的verilog中使用uart软核，怎么去控制这个软核？

gongping 发表于 2014-1-18 11:41:13

感谢楼主，好东西呀！
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