40130064 发表于 2010-5-19 16:54:13

问个入门级问题QUARTUS CLK管脚怎么设？

外部晶振信号 从EP2C8 131脚（CLK脚）输入假若不对131脚做任何管脚约束， 综合时会有几个警告到底要做哪些设定才不会有警告 要说详细点啊！！谢谢

Warning: Circuit may not operate. Detected 201 non-operational path(s) clocked by clock "CLK50M" with clock skew larger than data delay. See Compilation Report for details.

Warning: Found pins functioning as undefined clocks and/or memory enables
        Info: Assuming node "WR" is an undefined clock
        Info: Assuming node "CLK50M" is an undefined clock

40130064 发表于 2010-5-20 08:02:04

没人知道啊~!

suipeng70 发表于 2010-5-20 08:25:20

131脚，全局时钟引脚？

avic 发表于 2010-5-20 09:24:41

不需要设置啊，直接用就可以的

vermon 发表于 2010-5-20 13:23:42

时钟必须从全局时钟树的脚输入才可以
内部结构决定了的   别的脚只能作为信号输入   是不能将时钟信号送到PLL的

详细见：
    1.ALTERA器件手册，时钟篇
    2.设计软件，入DXP的元件库
    3.Quartus里面有元件图，自己对比参考

40130064 发表于 2010-5-20 13:38:15

不设能用,也不会出任何问题
但有警告
Warning: Found pins functioning as undefined clocks and/or memory enables

不明确的CLK

wangbo19852008 发表于 2010-5-31 23:54:31

再约束一下你的clk=?hz就行，因为你没有给综合器表明你的时钟是多大，时序分析的时候就用的default clk

skyant 发表于 2011-5-15 21:35:32

回复【2楼】suipeng70
-----------------------------------------------------------------------

请问你说的131管脚，指的是哪个芯片的？我的试验台是GW48-PK，芯片是：EP1C3T144C8N.不知道怎么选时钟信号。
页: [1]
查看完整版本: 问个入门级问题QUARTUS CLK管脚怎么设？