大家说system Verilog以后会不会比Verilog流行，现在是不是该转行去学习他呀
看到介绍system Verilog 的教程都是说Verilog是为了验证才诞生的，但是在设计大型电路的时候语言过于冗余，而且不很严密，所以又诞生了system Verilog，但是system Verilog 标准也制定了几年了，为什么现在还是很少人用呢，我是微电子专业的，看到我们专业的老师也不是很懂system Verilog 啊。难道这个语言又是个噱头？不过拿他和Verilog 比了一下，确实是发现比Verilog 方便了一点尤其是 在定义端口的时候，他是用interface，而且支持类型定义，但是又有一点不懂的是既然是HDL弄的和C那么像是不是就会丧失HDL的意义啊，Verilog都已经有很多人分不清什么是程序，什么是具体实现了！老是拿他去和MCU的程序比较，结果错的一塌糊涂。这个自诩为基于大型集成电路设计的语言是不是到头来会是一种悲剧呢？
想听听大家的高见。
小弟懂得不多，可千万别砸我啊。。。。。 楼主，弓虽呀。 大家都说下在即的想法呗，我知道这里的牛人最多，做实际东西的人也多，所以才问的。。 回复【1楼】tear086 .COM 缺氧
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我手里有两块艾米的板子，呵呵。提个建议就是把核心板的插针换成长的，两面都可以插得，要不然插上接口板就没法用其他的引脚了。 做验证用system verilog比较多。还有system c。
至于学什么，我不认为verilog没学好就能考虑其他的 回复【3楼】xlwxdl1睡着的冰
回复【1楼】tear086 .COM 缺氧
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我手里有两块艾米的板子，呵呵。提个建议就是把核心板的插针换成长的，两面都可以插得，要不然插上接口板就没法用其他的引脚了。
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呵呵，icdev就是这样的。 回复【4楼】ngzhang 兽哥
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也是，system Verilog和Verilog很像，需要有一定的Verilog 的功底，但是什么程度算是学好了呢。要是新的东西更好，老揪着老的东西不放，那还怎么发展啊。 那你为什么不学习SYSTEM C？
system verilog 和 system c是同一级别，都是说为验证而作的。到底用在什么地方我也不知道。 哪位知道的朋友介绍一下。 很早以前就接触system c还专门买了一本书。哎。我都不知道做什么用。 回复【6楼】xlwxdl1 睡着的冰
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这两个东西用途不同。
举例
java学好了，是不是就不用学c了？ 回复【8楼】ngzhang兽哥
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这两个东西用途不同。
举例
java学好了，是不是就不用学c了？
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解释的不恰当 我就是不知道学什么好，才发帖子问的。
至于system c懂得不是很多，但是从字面上看貌似还是和软件语言很相似我总觉的把HDL语言和软件语言联系太密切了就有点让人无所适从了，毕竟综合软件不是万能的，就像一些代码，根本不能综合成语言描述的意图，这就是硬件和软件之间最大的差别。
小弟愚笨，还请大家指正 在工艺技术进入130nm世代以后，由于IC设计团队已经没有太多可以反复进行respin的资源(每respin一次的直接成本约是100万美金左右甚至更高)，因此EDA工具业界喊出了Design for Verification(DFV，为验证而设计)的口号，希望能让芯片设计团队可以先透过模型验证的手段，在芯片送到晶圆厂试产之前，就发现芯片设计可能存在的问题并预先予以解决，并借此降低芯片的总体研发成本。
Verilog语言的出现，便是EDA工具业界试图实践DFV方法所提出的第一个对策，然而，这个对策对于90年代末期所兴起的SoC设计风潮，显然力有未逮。为此，建立于Verilog语言基础之上的SystemVerilog，遂成为EDA工具供货商竞相投入研发资源的次世代硬件建模语言。
Verilog过于冗长不符SoC设计需求
自从上个世纪90年代末，IC设计业开始进入SoC时代起，为了硬件建模（hardware-modeling）需求而产生的Verilog语言便开始出现不敷设计人员所需的情况。该语言应用在某些较为单纯的设计项目或许还能胜任，但是一旦设计项目为众多IP区块整合而成的SoC时，该语言过于冗长的缺点，以及薄弱的系统级结构建模能力变暴露了出来。过于冗长的语言，意味着人工输入的工作份量较重，相对的也使得人工输入错误造成设计Bug的机率大增，同时，可能动辄数百行、甚至上千行的程序语言，设计人员维护起来也相当吃力。
为了改善Verilog的缺点，EDA工具业界形成了要在Verilog的基础之上创造出新一代语言的共识，而SystemVerilog便是这个努力的成果。与过去的Verilog相比，在典型的状况下，System Verilog的程序代码行数仅有1/2到1/5不等，大大缩减了设计团队的程序输入时间，并连带降低了出错的机率。
System Verilog开发环境已准备就绪
虽然System Verilog已经在IC设计业与EDA工具业界引起讨论许多年，但完整的SystemVerilog设计流程环境直到最近才终于由EDA工具大厂Synopsys补上拼图的最后，并且也是最关键的两块——SystemVerilog Verification IP组件库与SystemVerilog parser。至此，IC设计团队终于可以用完整的SystemVerilog环境来进行设计开发项目。
事实上，不只是Synopsys对外公开完整的SystemVerilog设计流程环境，几家主要的IC设计工具的供货商也都有各自的SystemVerilog语言支持计划，包含Cadence、Mentor Graphic等专攻ASIC设计领域的EDA工具厂商以及Altera、Synplicity等FPGA设计工具供应者。显然，SystemVerilog已经形成一股不可逆的趋势，不管IC设计团队要设计ASIC，或是要以FPGA作为Prototype，甚至是直接用FPGA进行量产，熟悉SystemVerilog都将是必然的趋势。
或许，几年之后，IC设计公司的征才条件将加上熟悉SystemVerilog这项资格要求。目前身处IC设计领域的工程师读者们，对于SystemVerilog的后续发展，务必投以高度关注
这个是从某网站上摘的。至于哪个网站我就不说了，以免阿莫毙了我。。。嘿嘿 普天语言，殊途同归，想C、C++、C#、Basic、PASCAL、JAVA、ASP、TCL，只要明白基本原理都可为我所用，并不存在谁比谁好之说。
（事实是，我都不会，面壁去。。。） 回复【12楼】Nuker
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但是system Verilog是Verilog的升级版啊，就像C++和c一样，现在开发应用软件怎么会用C呢。不知道说的对不对 System Verilog也罢，Verilog也罢，VHDL也罢，PSL也罢，都是HDL。
所谓HDL，H谓硬件，D谓描述，L谓语言，其中硬件为本，语言为末，只要你懂得硬件的原理，用什么语言来描述都可以。 http://www.fpga.com.cn/HDL/systemverilog/1.htm
http://www.fpga.com.cn/HDL/systemverilog/2.htm
http://www.fpga.com.cn/HDL/systemverilog/3.htm
http://www.fpga.com.cn/HDL/systemverilog/4.htm
这里有一些system Verilog的简介，大家看看他是不是偏软偏的有点严重了。 咦，怎么不是链接呢？ 大家说说system verilog可以用什么开发环境呢？最好是基于window的 SystemVerilog做设计，SystemC做验证，这是我的理解 xiao习了 静听高论！ 就学了VHDL和C，感觉精通一项就够了 xlwxdl1 发表于 2010-4-25 20:57
回复【12楼】Nuker
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但是syste ...
{:lol:} 我应该告诉你目前C 语言仍然长期霸占开发语言排行榜榜首么？ 而C++很久不进前三了。
学一门语言， 了解一下其它语言。
不要指望靠一门语言吃一辈子。
FPGA设计， 我想大家还没到拼语言的层次吧。 好老的帖子 又被翻出来了 现在的趋势是 验证的地位越来越重要， SV从verilog和C++发展而来，集设计和验证于一身，而且兼容verilog，现在已经是第一大验证语言了
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