论坛首页 › FPGA › 请教 Verilog HDL 中这个语句怎么理解?

zpwang 发表于 2010-4-25 14:08:49

请教 Verilog HDL 中这个语句怎么理解?

下了spi_op_core 来学习.下面这个语句不能理解.请各位高手帮助解答.谢谢!

`define SPI_DIVIDER_LEN       16    // Can be set from 1 to 8
assign cnt_one= cnt == {{`SPI_DIVIDER_LEN-1{1'b0}}, 1'b1};

zpwang 发表于 2010-4-25 18:23:46

呵呵,应该是位拼接了.

sqdym 发表于 2010-5-1 00:07:19

从左边数起，16-1个0，最后一个1，也就是16'b0000_0000_0000_0001

ngzhang 发表于 2010-5-1 00:41:46

很容易理解。
就是让cnt_one在cnt等于16'b0000_0000_0000_0001为真

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