lsw0136 发表于 2010-4-21 10:19:03

问一下Verilog语言怎么强制转换

reg j;
reg i = 16'd50000;
j=2*i;
j最后等于多少啊？

c语言的话直接强制转换下i，就能保证没问题了，可是Verilog怎么强制转换啊？

tear086 发表于 2010-4-21 11:41:13

32'd10_0000

lsw0136 发表于 2010-4-21 14:53:27

谢谢，明白怎么回事了
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