40130064 发表于 2010-4-6 21:22:09

谁知道VHDL长延时程序怎么写？

比如：
DATAin: IN STD_LOGIC_VECTOR(7 DOWNTO 0);

DATAout: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);

DATAin 是一个即时变化的数（时钟CLK第次上升延检测一次（100KHZ）），要求DATAout是DATAin延时（10ms）,要相当于硬件延时，中间不能丢数据。怎么实现。

40130064 发表于 2010-4-6 22:03:15

我想是实现不了

NJ8888 发表于 2010-4-6 22:13:31

8个16位深度的移位寄存器，10ms/16d的时钟打

40130064 发表于 2010-4-6 22:42:13

兄台高见！10ms/16时钟速度跟不上吧 不是同步数据

http://cache.amobbs.com/bbs_upload782111/files_28/ourdev_544144.jpg
(原文件名:图片1 拷贝.jpg)

这样可以实现 但不实用

NJ8888 发表于 2010-4-7 06:15:51

更正：使用1024*8的FIFO，读写同时钟，但是读使能最初晚于写使能1000个时钟，这样，100K写入，1000个刚好10ms，开始读出第一个数据，此后因为读写同时钟，所有输出数据比输入晚10ms

Cliff 发表于 2010-4-7 09:00:05

回复【4楼】888888888888
更正：使用1024*8的FIFO，读写同时钟，但是读使能最初晚于写使能1000个时钟，这样，100K写入，1000个刚好10ms，开始读出第一个数据，此后因为读写同时钟，所有输出数据比输入晚10ms
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这个办法是不稳定的，不推荐。
因为1000这个数，万一出错，后续就全错了。
应该用双口RAM，读地址 = 写地址+1000

40130064 发表于 2010-4-7 11:22:50

GOOD
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