on-raptor 发表于 2010-4-2 13:47:26

让人很晕的仿真结果。输出超前于时钟

top模块
http://cache.amobbs.com/bbs_upload782111/files_28/ourdev_543114.JPG
(原文件名:2.JPG)
模块的内容
module mobile_33(inclk,cnclk);
        input inclk;
        output cnclk;
        reg cnclk;
        always @ (posedge inclk)
        begin
                cnclk <= inclk;
        end
endmodule
仿真结果
http://cache.amobbs.com/bbs_upload782111/files_28/ourdev_543113.jpg
(原文件名:1.jpg)
为什么呢？为什么呢？

ngzhang 发表于 2010-4-2 14:18:39

加延迟了吧，行为仿真看一下先

wuyongqing1960 发表于 2010-4-2 14:45:30

很明显啊，门延迟嘛，并且用寄存器赋值也会延迟，所以就是这样的波形了，不过怎么有点不对呢

gzhuli 发表于 2010-4-2 15:09:34

http://cache.amobbs.com/bbs_upload782111/files_28/ourdev_543124.jpg
超前了吗？ (原文件名:ourdev_543113.jpg)

ngzhang 发表于 2010-4-2 15:12:27

附议楼上的。。
整整延迟了9ns

on-raptor 发表于 2010-4-2 16:28:43

我瀑布汗啊！./emotion/em015.gif
想歪了，闹笑话了...

NJ8888 发表于 2010-4-2 16:58:43

数字锁相环就是基于拖后接近一个时钟周期来产生“提前”的时钟的

laoxizi 发表于 2010-4-2 18:02:08

不是超前啦，是滞后啦。

liming_nefu 发表于 2010-4-8 14:15:39

代码可以这样写？！！！
always @ (posedge inclk)   
begin
cnclk <= inclk;
end
楼主看了RTL了没有？
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