catking 发表于 2010-3-30 11:17:33

Xilinx SPARTAN 系列FPGA 锁相环的问题

本人现在使用xilinx spartan系列的fpga，打算使用里面的锁相环dll产生一个时钟脉冲，我的要求是这样的，fpga输入时钟为30Mhz，利用dll产生2.048mhz的时钟，这个时钟分频利用dll可以实现么，如果能实现，将这个2.048的时钟分配给4个任意的io引脚，他们是否可以，且都能输出2.048Mhz的脉冲？谢谢了……

roasn 发表于 2010-3-30 11:20:21

不能产生这个频率的时钟，换个输入时钟吧

catking 发表于 2010-3-30 11:40:07

回复【1楼】roasn 冰封的心
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锁相环产生的时钟和输入时钟有什么关系么？

NJ8888 发表于 2010-3-30 12:41:03

1 30/2.048=非整数分频，即使出来也是抖动大的，你完全可让系统有两个时钟源，其中一个是2.048整倍数

roasn 发表于 2010-3-30 12:47:30

建议你先看看datasheet，里面有一章专门讲DCM的用法。
不是我吝啬讲，自己看印象会深很多，学会看手册是个好习惯。
输入时钟经过整数倍的分频和倍频后能达到的频率才能输出。
而这个分频系数和倍频系数也是有限制的，甚至输入时钟的频率也是有限制的。

catking 发表于 2010-3-30 13:11:56

回复【3楼】888888888888
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你的意思是在一片fpga上面加两个时钟源，其中一个使用2048的整数倍，专门用其来进行锁相？

catking 发表于 2010-3-30 15:43:22

我看在spartan的手册里写的，可以的分频基数是：1.5，2，2.5，3，4，5，8，16，这是不是就说明此系列的fpga中经过DLL后的频率只能是输入频率除以以上数后的值？而不能实现任意频率的输出。

zlei 发表于 2010-3-30 15:53:17

http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=3557679&bbs_page_no=1&bbs_id=9999
有一个dds实现任意频率输出的例子。
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