catking 发表于 2010-1-13 11:36:36

关于 FPGA 编译方面的两个小问题……

FPGA芯片是xilinx公司生产的，软件是ISE9.1i，
1、现在有个问题是我有一段verilog程序，首先编译一次，之后在未加改动的基础上再编译一次，请问这两次编译之后映射在FPGA内部逻辑资源中的电路一致么，在fpga内部的映射位置一致么？
2、第二个问题是我还是这段程序，我将里面的always模块之间的位置调换一下，assign语句的顺序也调换一下，但功能未变化，再编译一次，这次的结果和前两次的结果映射在FPGA内部逻辑资源中的电路一致么，在fpga内部的映射位置一致么？
    问题比较弱，请各位高手指点一二啊。

atomdust 发表于 2010-1-13 17:53:11

1 不一致
2 不一致

jerrychenglei 发表于 2010-1-13 19:07:45

1.不一定;现有的布局布线算法大部分是退火算法有一定的随机性;如果要求映射一致可以添加约束
2.FPGA从代码到硬件的过程分为
HDL输入->综合->Mapping->Place->Routing
Place和Routing有一定的随机性
按照这个道理你always和assign顺序变化后,逻辑功能还是一样
所以到Mapping这个环节还是一样的(网表一样)
Place和Routing不一定一样.
还是一句话非要映射一致可以添加约束

ngzhang 发表于 2010-1-14 05:26:31

提醒LZ一下，verilog没有编译这个概念。楼上说的很对。

crom 发表于 2010-1-26 16:27:39

2楼的渊博
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