zhaofei_mz 发表于 2010-1-8 17:44:12

问一个FPGA多时钟输入的问题？？

有个系统我要用FPGA实现，FPGA全局接一个50MHZ的有源晶振，主要用这个时钟进行时序逻辑设计，控制外部的RAM存储数据。另外，FPGA还要和ARM进行数据交换，数据是靠ARM发过来的同步时钟（60MHZ）进行的。现在有几个疑问？ARM发过来的同步时钟该用FPGA的什么引脚去接收？能不能用通用的IO作为这个时钟的输入？或者用全局时钟？问题是这样搞会不会使系统不稳定？？麻烦有经验的朋友帮忙分析一下！！谢谢！

dfysy 发表于 2010-1-8 19:30:15

应该用全局时钟比较好吧，FPGA Fit的时候好像延时会比较固定，其实用IO也是可以接收那么高的时钟的，关键Fit到各个子模块的延时不固定。

zhaofei_mz 发表于 2010-1-8 19:51:49

我这个设计有没有涉及到跨时钟域的问题。我看过一些跨时钟域的文章，好像只要牵扯到这个问题的时候设计就必须严格起来。遗憾我现在还没彻底弄清楚跨时钟域究竟是个什么概念

gliet_su 发表于 2010-1-8 20:53:41

FPGA的全局时钟不止一个吧。一般主要时钟都用专用引脚的。

ngzhang 发表于 2010-1-9 17:36:03

全局时钟管脚有很多个，直接连接到内部的DCM上了，可以走全局时钟网络。
跨时钟域最好加一个异步FIFO进行缓冲

AIM1945 发表于 2010-1-11 23:26:36

FPGA通常都有多个全局时钟管脚。你这样干，把50M和60M时钟分别接到全局时钟管脚上，具体哪些是全局时钟你得看手册，不会有任何问题。数据你就使用异步FIFO来完成时钟域的转换。
其实还有个更方便的办法，如果ARM的60M时钟一直都有的话，你可以只使用60M时钟，那样就不涉及多时钟域的问题了。

zhaofei_mz 发表于 2010-1-12 09:39:08

谢谢各位！谢谢。经过你们的建议，我大概有了思路
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