ljt8015 发表于 2010-1-3 17:33:28

FPGA UART FIFO方案征求

FPGA UART FIFO方案征求
我想用FPGA做usart 速率能达到6M波特率，一片FPGA可能要实现6-8个usart。

接收到数据不用中断方式通知CPU，应为这样会占用CPU的资源，我想接收的数据直接进FIFO，然后CPU在FIFO读取USART接收的数据。

大家有什么好的推荐？

yuhang 发表于 2010-1-3 18:34:38

FIFOip

yermin 发表于 2010-1-3 18:51:50

顶楼上

不可能做几个usart还得外挂fifo，用block ram，收发各2K字够用了

ngzhang 发表于 2010-1-3 19:16:52

用自带的IP比较稳妥。如果是高端的FPGA，内部还有半硬的FIFO核可供使用，性能很高，6M太小case了。

laoxizi 发表于 2010-1-10 10:48:03

6M的话实现方式就多啦。最稳妥的就用例化好的FIFO来做啊

mrightt 发表于 2011-7-5 20:43:07

请问 用什么驱动FIFO的各个管脚呢？

有一个读写的时钟信号   还有读写的时能信号

怎么驱动呢？

NJ8888 发表于 2011-7-5 20:52:32

你的cpu支持6M波特吗？

g47603690 发表于 2011-7-5 20:55:02

回复【5楼】mrightt
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相应的FPGA厂商会有FIFO的DATASHEET下载，XINLINX的FPGA用IP Generater生成IP后会在工程目录下生成该IP的DATASHEET。

mrightt 发表于 2011-7-5 21:00:54

回复【7楼】g47603690
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感谢！我这就去看。
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