本来想找高密度FIFO做DSO的，结果问了价格要好几百（128K*9位）
有网友会说用SRAM+CPLD方式，这个方案我算过，不可行，速度上不去，200M跑的CPLD都出不了商品66M的FIFO效果 楼主可以考虑扩大位宽，降低存取速度，成本就下来了。比如9位变36位，速度就慢了 单口ram做fifo，需要频率提高三倍，100M的ram只能做33M的fifo，还要代码设计的很合理才可能。双口高速ram的价格和fifo相差无几。建议降低容量，128k*9一两百内很难做得出来。 刚算了下，-10ns的SRAM能做50M的采集，代替FIFO，得到128K深度（IS61C1024）0的存储 SRAM也很贵呀~~~
能否用SDRAM或者是DDR来做呢？这样存储深度就完全不是问题了
楼主能否算一下，如果用SDRAM的话，大概能等同于多少速度的FIFO？ 楼上，128K*8只要30元吧，用SDRAM不行的，那不能均匀写，SDRAM突发访问快，需要外面FIFO等缓冲 另外今天再次确认了我的IDT7204-12的 FIFO没能正确跑60M,表现在常把固定频率5MHz，波形显示为10MHz，虽然80%时间是对的5MHz 能驱动SDRAM的CPLD价格和FPGA差不多了，用FPGA吧，有片内SRAM，写满256字启动整页突发模式写进SDRAM。 gzhuli 咕唧霖
请问应该如何计算这个时间？？用FPGA驱动SDRAM来存储，能做到多少的速度？？
很想学学这方面的知识 一个整页突发写入需要ACTIVE(2t) + WRITE(256t) + PRECHARGE(3t)共261个时钟周期，加上REFRESH开销，125MHz时钟保守估计可以做到120M字的吞吐量。 那就是说，只需要确保FPGA自身能够缓冲261个周期（实际可能需要更多一些）的数据就可以实现完整存储了，是吧？？
能够实现这样功能的FPGA，有哪些型号呢？？有没有比较容易入门的？？
非常感谢 gzhuli 咕唧霖 做SDRAM控制器和简单的硬件触发功能用入门级的FPGA就够了，例如Altera的EP1C3或者Xilinx的XC3S50，大概三四十元一片吧。
如果像魏坤那样连CPU都做在FPGA里，就要大点的FPGA，例如EP2C8或者XC3S200。 谢谢 gzhuli 咕唧霖
刚刚想了一下，如果要实现连续写入，不中断数据，那理论上应该要双缓冲才对哦，就是说需要 261*2 的缓冲才行了 FIFO也行，双缓冲也行。双缓冲只要256 * 2就行了，写满一个，换另一个，同时启动SDRAM写入操作，只要SDRAM写入速度大于采集速度就行。FIFO可以省点，例如256 + 32，半满标记设在256即可。 CY7C4281
CY7C4291 100M 的。 楼上，价格多少呀 【14楼】 Fath
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CY7C4291 100M 的。
这个等级只是商业级别，0-70温度范围的，赛普拉斯的工业级及其的少，估计是工艺不行吧
价格估计几百以上 今天又把数字示波器相对模拟示波器最突出的功能做出了：停止采集后可以把时基扩大最多100倍展宽观察，不过水平平移还没加，用500us/格时基NORMAL方式能稳定采集串口115200波形（当然显示时几条线并列），停止后展宽5us/格,可以观察实际码
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