lilcm 发表于 2009-12-8 11:29:10

请教verilog 问题:clk 前面的"0"和"1"是什么意思?

always@(posedge clk)
begin
case(cnt1)
       0:clk_temp1='b1;
       1:clk_temp1='b0;
endcase
end


请教: clk 前面的"0"和"1"是什么意思?

            谢谢!

durgy 发表于 2009-12-8 12:11:16

cnt1的值如果==0，执行clk_temp1='b1; 如果==1，执行clk_temp1='b0;

chopin1998 发表于 2009-12-8 12:12:40

“clk”前面未见“0”和“1”

鉴定完毕

volzhcan 发表于 2009-12-8 14:05:09

呵呵，不要较真嘛，楼主说的是clk_temp1前面的

niba 发表于 2009-12-8 15:10:12

基础问题。。。看书

lilcm 发表于 2009-12-8 20:19:36

谢谢各位的指点,明白了,原来是个条件语句.

songdj 发表于 2010-4-27 11:48:32

我的哥啊

kk2614755 发表于 2010-4-27 16:39:46

yvhksovo 发表于 2010-4-28 23:44:15

楼主不看先看基本的语法就直接看代码的么？

caozhu 发表于 2010-4-29 00:07:34

先看看verilog语法吧
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