yvhksovo 发表于 2009-11-9 18:59:40

程序下载的问题

编好一个程序后，程序的模块中有一个时钟输入信号。
这个时钟输入管脚该怎么分配？
是所有的时钟都能接上去么？
还是怎么回事啊？
请大家帮个忙啊

pulan 发表于 2009-11-9 19:12:24

硬件接在哪就怎么分配阿

yvhksovo 发表于 2009-11-9 20:07:24

不是，我用的是de2，FPGA他的管脚图上面画的有很多的脚，都是clk。到底哪个才能啊？

wangli1013 发表于 2009-11-9 20:20:42

哪个接了晶振就用哪个clk

usingavr 发表于 2009-11-9 20:38:05

引脚是clk一般表示该引脚可以作为全局（整片或某个象限的）时钟，但不一定都用，你硬件电路接哪个就用哪个
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