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hbchf 发表于 2009-10-16 16:27:43

请问这段Verilog代码错的哪里？

module disp;
parameter size=8,longsize=16;
reg opa, opb;
reg result;
        begin: mult
        reg shift_opa, shift_opb;
        shift_opa=opa;
        shift_opb=opb;
        result=0;
                repeat(size)
                        begin
                                if(shift_opb)
                                result=result+shift_opa;
                                shift_opa=shift_opa<<1;
                                shift_opb=shift_opb>>1;
                        end
        end
initial
        begin
        $display("current scope is %d");
   end
endmodule

longquan 发表于 2009-10-16 19:31:59

像VHDL

zxy1217 发表于 2009-10-16 21:42:22

第一十二行的if语句后无begin 前面却有一个，不知是否这个原因。

zjykwym 发表于 2009-10-17 00:28:26

input output 都没有

hbchf 发表于 2009-10-17 10:51:35

只是仿真

missile054 发表于 2009-10-18 17:35:48

这样可以？verilog的module后面应该有括号，还有接口，里面有input output吧

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