rainfq7 发表于 2009-10-11 04:48:07

问个verilog中时延操作的问题

最近在用周立功免费发的easyfpga030板子学fpga

verilog语言中可以定义`timescale，然后就直接能用#time进行延时了。在easyfpga030例程中，我没有发现任何#time延时的用法，需要时间刻度时，都是用13引脚引入晶振频率，然后计数的方法得到一定的时间，这样也太麻烦了。

我想咨询的是actel的fpga不支持`timescale然后直接延时的方法，还是030这个系列型号不行？

zkf0100007 发表于 2009-10-11 09:47:16

这种延时只能用在仿真，所有FPGA都不支持这种延时

bynce 发表于 2009-10-11 10:15:24

建议你好好看看书。书上一般都有说明那些语句可以综合。
`timescale是不可以综合的。在大型的项目中如果你需要测试你的程序功能，就需要自己编写测试平台用于仿真。这时候就可以用到`timescale中的延时。

rainfq7 发表于 2009-10-11 12:01:34

明白了。
那么我要用到任何时间都用晶振引脚计数来获得？
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