hbchf 发表于 2009-9-17 14:07:00

verilog仿真的波形怎么是这样啊？

代码很简单如下：
module Counter (Clk, Reset, Count);
   input Clk, Reset;
   output Count;
   reg Count;
   always @(posedge Clk) begin
      if (!Reset) Count = 0;
      else Count = Count + 1;
   end
endmodule
但是仿真的结果怎么会这样啊？
http://cache.amobbs.com/bbs_upload782111/files_18/ourdev_481879.JPG
仿真的结果 (原文件名:count.JPG)

tkdr2001 发表于 2009-9-17 14:17:24

没有判断一下？加到3以后，该清0了吧

111->明显计数满了

这个是什么软件仿真的？是10还是11版本？

kent_gwk 发表于 2009-9-17 15:05:24

Count 仿真的时候被设定为有符号数,所以Count出现负数.

应该在仿真的时候把Count设定无符号数.

swordKING 发表于 2009-9-24 10:04:56

想请教楼主这个是哪个仿真软件？

hbchf 发表于 2009-10-16 15:59:22

Xilinx ISE 10.0

williamrain 发表于 2010-2-22 22:43:32

always @(posedge Clk) begin
if (!Reset) Count = 0;
else Count = Count + 1;
end

williamrain 发表于 2010-2-22 22:44:43

always @(posedge Clk) begin
      if (!Reset) Count <= 0;
      else Count <= Count + 1;
   end

改一下赋值

bone 发表于 2010-2-23 09:43:54

阻塞赋值才对啊，LZ还要加油啊！
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