FPGA核芯板时钟加到100M,系统速度能达到多少?
FPGA核芯板时钟加到100M,系统速度能达到多少?FPGA核芯板时钟加到100M(由锁相环输出),NIOSII系统速度能达到多少?(由于手头示波器是60M的,测不出来)
感觉很慢,不知道是不是因为SDRAM(HY57V28820)的原因,如果换成静态存储器(CY7C1380C)的话是不是会好很多??? NIOS
跑代码速度100来M把， SDR控制器也要时间的，
你换片内RAM ROM应该稍微快点
133M的SDR ，CLK多把 那个NIOS自带的SDR控制器，32位只能跑到70MB+（突发写速度，没测试读）。 ls的，怎么可能这么慢啊~~ 你用软件控制的吧？DMA应该不只这些。 论坛上看到说C2 和C3的能跑100多M，C3的快点；
用专用管脚，速度上限应该能上去；
控制器自己也要耗时间，看到SDR的CLK有100M 133M 143M之类的，还有更低的，哈
软核能跑多少没有试过，哈哈
也不知道怎么样测试速度，讲讲把 主要可以从这几个方面入手：
1、使用fast CPU类型。
2、提高系统主频。
3、优先在SRAM中运行程序，SDRAM次之，最后选择FLASH中运行。
4、使用片内RAM作为数据缓冲，片外SRAM次之，最后选SDRAM。
5、IO数据传输尽可能采用DMA。
6、对能并行处理的数据考虑使用多CPU协同处理。
7、典型算法做成用户指令，有256条可以做，足够你用的。
8、能用HDL模块来完成工作吗？能，就用HDL模块做成外设来完成吧
9、采用C2H。
我在将50MHZ晶振经PLL倍频到100MHZ后，连接到Nios II系统，系统无法运行，而在PLL输出端经过一个非门的Buffer后再到Nios II系统，系统才能正常运行，不知道为什么PLL输出的时钟信号不能直接驱动Nios II系统？
上面是网上找的
和器件类别 速度 工艺 布线也有关 那个是我写了一个AVALON MASTER外设测得的
最早我测试的时候也觉得比较意外，不过检查了好几遍代码，代码应该没错。。。 有人说自己跑过内核150，有人说stratix内核能跑200多M，好快啊
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