yichuanliu 发表于 2009-7-15 21:26:57

FPGA控制ADC(5510)，时钟信号怎么驱动？

用FPGA驱动AD采样模拟信号，5510的最高采样频率为20M，自己使用FPGA产生了1MHz的时钟信号去控制AD的clk，然后在下降沿采集数据。
问题：时钟信号通过示波器观察，在上升沿和下降沿有点抖动，但没有超过‘1’和‘0’的下上限，但数据输出好乱啊，请教怎么解决啊？
1.怎样减小clk的抖动？？
2.采集到的数据出错可能还有哪方面的原因？？
补充一点，为观察方便把输入信号改为方波，然后测D8脚，频率基本接近于信号频率，但D7和其他脚差别就挺大了
望大家不惜时间&精力&网费&....&宝贵经验 给予指教，先谢了！嘿嘿

yichuanliu 发表于 2009-8-17 16:41:46

已解决，时钟问题，接口不兼容

woaxfy 发表于 2009-11-10 00:07:36

楼主你好，我也在做fpga控制adc的一个项目，很想请教一下，不知可否？

zgq800712 发表于 2009-11-10 11:16:22

有最小采样率限制的，注意下
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