yichuanliu 发表于 2009-7-11 22:25:41

FPGA产生方波信号太差，怎么修改？

用FPGA控制AD采样，使用了FPGA内部分频产生1M的方波信号用于AD的时钟输入，但发现FPGA输出的方波信号相当差，高低电平时都有高频杂波。
然后为消除杂波，FPGA内部在输出前加了一个触发器，但信号没有改善.......
对系统时钟加PLL锁相，呵呵，输出没有信号了.........
望各位帮忙解答下！

Cliff 发表于 2009-7-12 10:15:00

你思路要更开阔一些
既然你已经试验了2种方法，而现象是一样的
那你还凭什么认为这一定是FPGA的问题呢

aureole 发表于 2009-7-12 11:38:56

晕，有高频杂波，你不知道方波的频谱吗？

yichuanliu 发表于 2009-7-12 11:56:50

问题是怎么改善啊？

Cliff 发表于 2009-7-14 11:24:59

我怀疑可能是信号完整性方面的问题，跟 FPGA 无关
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