论坛首页 › FPGA › 入门CPLD、FPGA先学VHDL好还是VERILOG HDL好？

kyughanum 发表于 2009-6-16 22:20:09

入门CPLD、FPGA先学VHDL好还是VERILOG HDL好？

如题，看了不少网上教程，有VHDL也有VERILOG HDL，各位大虾推荐从哪种入手呢？谢谢！

frank21 发表于 2009-6-16 22:28:01

Verilog的语法和C比较接近，有C基础的话会快一点
就功能而言我认为两种语言都可以满足我们的需要

另外，我建议学习的时候多看代码，多练习，语言的选择并不显得多么关键～～～

electrician 发表于 2009-6-17 03:59:41

VERILOG，用的人多。

pulan 发表于 2009-6-17 05:44:02

都一样，这个争论永远没有停止过。一般都是跟公司里面的牛人走，不然没法做项目。我最早就是因为我的师傅用vhdl,我就的学vhdl,所以没的选择。

kyughanum 发表于 2009-6-18 21:50:46

比较了一下VHDL和VERILOG，感觉还是VERILOG比较容易理解一些，所以决定先从VERILOG学起！呵呵

msdy 发表于 2009-6-18 23:02:01

VHDL 比较适合大项目,团队合作的,verilog HDL容易学

wangli1013 发表于 2009-6-19 21:13:44

verilog是一种趋势，VHDL比较严谨。。。。
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Goahead 发表于 2009-6-19 21:15:55

System verilog

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