关于"时延"
在Verilog HDL语言中,有"时延"这个说法;我想不太明白,这个时延是会真正体现在逻辑电路上,还只是仅仅在仿真上有用的?例如
`timescale 1ns /100ps
module and(a,b,c);
input a,b;
output c;
assign #10 c = a&b;
endmodule
如果体现在实际的芯片上,a,b的值变化后,体现在c上的值在10ns后才会变化?
还有芯片型号后缀-15,-10那些东西是表示15ns?10ns?如果是的话那又是在什么地方体现这个15ns ,10ns的啊? 时延只能用在仿真上
-15，-10表示的是速度等级，越大越快
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