请教，关于CPLD上电的问题
小弟初学CPLD，最近用EPM7512AE，发现一个问题，就是上电后，所有定义过的I/O口输出都是高电平，而我想避免这种情况，也就是希望上电后输出低电平，请教高手赐教.听说在Quartus里是可以设定的，有人知道在哪设定么？ 定义过的引脚应该是你定义的值吧。。。我只知道软件里面可以设置没用到的引脚为接地或者高阻什么的 那个没定义的引脚设定我是知道的，可以设定多种状态，而我定义的引脚不是我自己设定输出值的，它根据外来激励做出反应，输出高或者低，但是在初一上电，外来激励还没有到达的情况下，定义引脚全为高电平，对我与之外接的外围电路造成影响，所以我想上电后输出低电平。有办法么？继续求教，谢谢。 加 rst_n 复位信号. 上电复位时设定初始值.
如
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
//初始值
end
else
begin
//正常处理
end
end To LZ
如果是组合逻辑，那输入引脚就需要有默认电平，悬空的，没有上拉的输入是什么电平？恩。
如果是时序逻辑，描述里给一个异步复位，一般可以综合出来默认上电电平。 谢谢三楼，四楼的指点。
我这个是组合逻辑，有一个初始化清0的步骤，而这个步骤的控制输入引脚也是上拉的。但是，因为我的电源是通过DC-DC模块过来的，有比较多的滤波去耦电容，所以上电过程比较慢，导致在一个瞬间里还是有高电平出现。是不是需要修改外围电路，才能避免这个情况出现。小弟新手上路，经验不足，请多指教。
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