yanghgc 发表于 2009-4-18 17:07:25

请教怎么用verilog来实现脉冲信号

请教怎么用verilog来实现脉冲信号
时钟是1mhz，输出一位脉冲信号：周期80ms，宽度10ms

zcllom 发表于 2009-4-18 17:13:44

做计数器将1MHz时钟分频，控制输出。

yuhang 发表于 2009-4-18 18:00:37

弄个计数器

yanghgc 发表于 2009-4-18 21:46:15

能说的详细点吗
给个例子
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