大家可以不用学习VHDL语言了
众所周知，VHDL语言晦涉难懂，所以大家应该用原理图的方式来建立FPGA/CPLD内部逻辑！ ???????? 反反复复 对于复杂的时序逻辑,原理图根本是不可能的. 搞笑 我还以为要推荐Verilog HDL呢，呵呵 verilog HDL语言还是比较容易上手的 ??？一句话新闻？ 我有在用VHDL和LABVIEW FPGA兩種。如果沒有適配的硬體或成本受限，我自己是用VHDL開發。(Xlinux和Altera都用)
如果要快速驗證。用LabVIEW FPGA+NI的板子。很快的做出驗證的東西。因為流程是自己寫的，概念上轉到VHDL也是很快。
我手上有些東西就是用NI Single Board RAIO+LabVIEW開發，速度大概比傳統用VHDL快上10倍以上。廠商如果是要求快，
通常我也是建議用這個方案。
但是大部分的Case還是得自己慢慢寫VHDL Code。所以何者誰優？我覺得是Case by Case。
verilog HDL？就算沒要用還是學一下，至少看Code不會看不懂。而且我覺得verilog HDL或VHDL對我來說，差異不大。
原理圖？用到機會很少。不是沒有就是了。但是要極端全用原理圖。我只能說「你是不是頭殼燒壞」XD 最好是VHDL和VERLIOG都会。因为程序都是这两种语言。LZ说的原理图也是用代码实现的。 专门来拜楼主的！！！ 不用学C语言更好，
回家做木匠好了。 买了EPM570的开发板
画了个非门成功点了个灯后放箱子底下了..
那什么XHDL没精力去碰了
不过最近打算做个扩展100个IO,想用原理图试试
可能会完不成..不过学学也不错....
同汇编一样...
什么都能完成
但大的东西几乎没人是用这个来完成的... 吓一跳，还以为搂主要给大家推荐什么好的东西，原理图和VHDL，VERILOG全部一起上！ 做一些复杂的系统，如果你没有资源的话，用原理图实现是非常非常高手的。认为VHDL都难的话就没有话说了。 空话一句 娸實鼡VHDL娪訁揙冩哋珵垿，還湜妸姒鼡RTL VIEW唻厡理圖显沶，彵們と簡妸姒沍楿啭換哋，莪呮湜想讓汏傢仯曊點杺。 怎么火星文？90后吗？ 下一代可综合验证语言：System Verilog LZ不能这样忽悠新人啊 我在Spartan3s1200e上用VHDL写了95％的资源，若是用原理图不可能完成。 还以为找到好用的c -〉fpga 工具了呢
有意思 VHDL和Verilog都可以搞
两个各有优点 有点搞笑 不过说实话，我真的是那么用逻辑图画出来的，什么延时、译码、触发、计数、LED驱动....，发现这么画好像省空间一些！
我记得在学校的时候，老师要我们做一个闹钟带显示时间，调整时间等等功能，当时就用与门、非门、D触发、RS触发等等搭建起来的，maxplus画了好几张图纸，老师看了之后当场晕倒，然后叫我下进去看效果，所有功能实现，老师只能给一个优，老师知道，这个不可能是抄别人的！
哈哈，我是新手，VHDL略懂，画图感觉还比较上手！ 不过说实话，我真的是那么用逻辑图画出来的，什么延时、译码、触发、计数、LED驱动....，发现这么画好像省空间一些！
我记得在学校的时候，老师要我们做一个闹钟带显示时间，调整时间等等功能，当时就用与门、非门、D触发、RS触发等等搭建起来的，maxplus画了好几张图纸，老师看了之后当场晕倒，然后叫我下进去看效果，所有功能实现，老师只能给一个优，老师知道，这个不可能是抄别人的！
哈哈，我是新手，VHDL略懂，画图感觉还比较上手！ 晕，双击就 变成两个了 我喜欢用VHDL 我以为可以用C直接干了呢，郁闷！ LZ
是牛人啊 太搞笑了！ LZ没有做大的东西，可能体会不到。
以后会慢慢明白的。 这个更难啊 固步自封，搞笑！ 人人都会的东西就会贬值！！！ 靠，我还一位楼主搞到了什么用通用的C语言代替硬件描述语言的方法或工具呢？ 垃圾帖，鉴定完毕！！！！ .........
不知道SystemC怎么样 晕了，那发明VHDL的那个人岂不是脱了裤儿放屁的，呵呵 以楼主理论：大家可以不用再搞CPLD或是FPGA了，74系列芯片组够了，反正用原理图能构建的用74芯片就足够了 无语~ 我的看法：
原理图在顶层描述还是很好用的，
如果是电路模块，如果你很清楚你的电路是什么样的，用原理图能更准确的表达你的思想，这个时候，原理图和VHDL（Verilog）的关系近似与汇编和C。实际上软件也就是把你的描述综合成原理图。当然也更费事。 ___ 当是,开玩笑___
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