谁能帮忙解释下FPGA用那么多的时钟管脚有什么作用?刚接触这个不太清楚.感觉一个时钟
谁能帮忙解释下FPGA用那么多的时钟管脚有什么作用?刚接触这个不太清楚.感觉一个时钟输入就足够了. 你目前没用到可能以后会用到,不用管。有的项目不用时钟。
时钟可接到任意管脚,但这几个时钟管脚有优化。 一般是全局时钟的,驱动片内所以触发器。
还有锁相环输入时钟,输出时钟; 就Cyclone IV E来说吧,有12/15个CLK输入管脚,且芯片内部竟然有多达20个GCLK,用得了这么多时钟么?{:cry:}
求解释~ 只能说FPGA面向的客户有很多有这个需求 这些引脚可以拿来当输入 而且布线容易些,节省些双向口 FPGA不同块可以使用不同的时钟,看书的理解是这些管脚可以外接多个不同频率的晶振,没有实际测试
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