500M采样率大深度逻辑分析仪规划方案意见征集中.........

51kingst

       在我们当前的淘宝无数山寨国外逻辑分析仪的过程中，学习了很多逻辑分析仪开发的知识，尤其是saleae logic16的一些非常精细的技术特点，慢慢的我们自己有了一定的逻辑分析仪开发能力，所以今年计划开发一款500M采样率，大深度的逻辑分析仪。我们把我们能想到的方案特点在这里开放出来给大家相互之间做交流，也希望汲取大家的意见和建议，来丰富和完善我们的这款逻辑分析仪。如果意见一经采纳，我们设计好产品后，会赠送一个逻辑分析仪作为答谢。
      Saelae，USBEE，这些我们一直在模仿老外的产品，一直跟在他们屁股后边，所以我们想慢慢要开始做自己的，慢慢跑到他们前边去。500M采样率，大深度，国内周立功也有同类产品，但是他们的价格太贵了，要五六万，我们力争能做和他们一样的性能和功能，但是价格在千元左右，小公司可以承受的范围。


1、硬件方案：准备做2种型号，一种是16通道的FPGA+DDR的方案，一种是32通道的FPGA+DDR2的方案。
    先从16通道的FPGA+DDR开始做起。考虑采用altera公司的EP4C系列的FPGA芯片，加上2片256Mbit的DDR，这样总的存储深度就是512Mbit，每个通道的硬件深度就是32MSamples。

2、在线升级：因为是初次自己做逻辑分析仪，不能绝对保证所有的东西都考虑的很周全，所以首先给自己留一条后路，不仅仅把上位机软件做好在线升级工作，包括硬件FPGA内的程序，都用上位机加载，这样可以保证今后通过远程来更新FPGA内部的程序，嘿嘿，如果有逻辑问题，可以远程给客户解决掉，也方便升级硬件功能。

3、压缩模式：正常的存储方式是采集一次存储一次，但是如果信号没有发生变化的情况下我们反复存储同一个状态的信号意义不大，还不如存储一下当前的状态，然后存储一下这个状态保持的时间，在信号变化量很慢的情况下大大降低存储空间，从而提高信号存储的时间。但是压缩模式也不是万能的，如果信号变化很快，16个通道任何一个信号变化都会保存一次，所以在并行信号变化快的情况下，压缩模式可能还没有不压缩存储时间长，因为我们要拿出来一大块空间来保存这个时间常数。
　　这块方案我们综合考虑了实际应用，暂时想这么制定，不压缩情况下，16通道的，每个通道是32MSamples，500M采样率极限时间是64ms，200M采样极限时间是160ms........1M采样率极限时间是32秒。
　　压缩模式的时候用三分之二来存储信息，用三分之一来存储时间常数，用8bit来存储时间常数，这样如果信号不变化的话，250次计数值存储一次信息，500M的极限采集时间是10s，200M采集极限时间是25s，100M的采集时间就是50s，1M采样率时间是5000秒，采样率越低，极限时间就越大。
　　32通道的，每个通道用64Mbit的存储，用16bit来存储时间常数，如果信号不变化，60000次保存一次数据，那么500M的采样率极限保存时间是5000秒左右。
　　
4、软件界面：因为使用Saleae的界面简直太爽了，感觉用过那么多逻辑分析仪，Saleae界面是最友好的一款了，所以从界面上，我们考虑先直接使用Saleae的界面，包括颜色，界面的一些设置方式，都尽量和他们做的大同小异，先学他们好的地方，以后有更好的思路可以再改进，而且用惯了Saleae的朋友们也可以很轻松上手。
    因为这边硬件工程师现在不会做JAVA或者基于QT做开发，初期要进行软硬件联调，所以初期的软件先用C#来开发，后期成熟后，可考虑找人为跨平台做准备。


5、扩展功能：加上两路PWM波形发生器功能，并且这个功能和逻辑分析仪可以同时使用，这样就可以做到激励和响应的同时测量，以方便某些测试场合的需求。另外考虑附加一个外部触发输入/输出功能，可以为多台仪器联合（比如逻辑分析仪+示波器）测试场合提供方便。考虑到必须使用外部时钟的情况很少，所以外部时钟就暂时不做了。

   后期延续扩展功能：

   1、Saleae Logic16有一个很好的思想，就是采样率和通道数的之间的复用。用更少的通道来换取高采样率，这个思路很好，因为在很多情况下，我们用不到那么多通道，所以可以考虑做成8通道1G采样率和16通道500M采样率可以设置。

   2、延伸一下这个思路，那么我们可以实现通道数和采样深度的复用，比如在16通道采样的情况下，32MSamples/通道的深度，8通道的情况下64MSamples/通道，4通道的时候，128MSamples/通道

   3、阈值电压可调。LA1034，孕龙的以及周立功的，都有带这块功能的产品，不过感觉这块应用不是大众应用，所以放在扩展功能上。这块理论上的方法通过研究孕龙逻辑分析仪已经弄明白了，就是FPGA控制DA输出电压值，然后通过比较器比较后来确定输入电压是高还是低电平。

   4、软件协议解析功能。协议解析方面，前期先做的和saleae一样，对于数据进行解析就可以了，后期可以考虑像周立功那样，对比如modbus类似的这种协议加以解析，可以分别解析出来每个字节的功能，这块可能比较复杂，后期考虑。

   



   初步预计从现在动手，年底前实验完成，2014年可以可以完全拿出来产品，届时我们将拿出不低于10套赠送给有建设性建议的坛友以及协助测试人员，希望大家多给意见和建议，万分感谢。

蓝色风暴@FPGA

建议硬件采用Spartan-6+DDR3的方案，带宽高，成本差不多

51kingst

蓝色风暴@FPGA 发表于 2013-3-15 14:17
建议硬件采用Spartan-6+DDR3的方案，带宽高，成本差不多

孕龙i现在已经用FPGA+DDR3出产品了，我们这里现在对altara公司的FPGA比较熟悉，另外以前有工程师用到过DDR，所以先考虑快速上手，通过做出来同类产品，后期考虑用DDR3，甚至考虑直接用USB3.0再做一款实时带宽的，3.0的理论值是5G，可以提高速率，前期考虑DDR对于90%以上的用户也够用了，先迎合大众口味，后期迎合小众。

非常感谢您的回帖。

as9901

能用BGA芯片么？否则FPGA管脚不够用。其他都好办。

Flyback

在用楼主和谐的s 16,挺好使，但是资源只适合做单片机开发

期待高速版本，现在USB3.0已经是新电脑标配了，提高一下s 16的性能应该也不错

wye11083

理论上C4的DDRIO频率极限在667Mbps左右，即使用双时钟，一个非常小的电路就能完成逻辑分析仪功能。根据我的经验，DDR控制器自己写的话只需要1K-2K个LE，逻辑输入部分更少，300都多。IO翻转速率有限，而且IO响应速率也有限，所以测不了超过800M的信号，这一点LZ要考虑清楚，不要想当然去弄1G。1G的话必须得用X的V5系列的或者S6系列的，A的C5系列的，这些片子IO最大速率可达1.2G。

pocker5200

我也建议spartan6+DDR3

sanliuyaoling

建议多一些触发功能，最好能把信号发生器加上。跟着51kingst 学习了好多东西了，不知51kingst 是不是avic？

51kingst

as9901 发表于 2013-3-15 14:26
能用BGA芯片么？否则FPGA管脚不够用。其他都好办。

这个芯片肯定用BGA，否则不够用....

51kingst

wye11083 发表于 2013-3-15 15:38
理论上C4的DDRIO频率极限在667Mbps左右，即使用双时钟，一个非常小的电路就能完成逻辑分析仪功能。根据我的 ...

这个....其实1G采样率并不是可以采集1G的信号，一般对于逻辑分析仪来说，采样率至少是信号频率的4倍以上才能正常采集信号，也就是1G的理论最大采样250M的信号而已。但是其实还有很多问题，对于逻辑分析仪来说，测的是TTL或者是CMOS电平的，这种电平标准的通信，往往能到100M左右已经属于极限了，其他的高频大多都是差分通信了。根据研究的理论来看，200M的信号，经过普通的线15cm的线以后，基本上就没有信号了，所以现在了解的情况来看，就是要能测100M左右的信号就可以了，按照示波器的说法就是目标做到100M左右的带宽就够了。而对于逻辑分析仪来说，500M测100M的信号，有五分之一的误差，而1G采集100M，误差变小，提高逻辑分析仪的采样率主要的效果在这里。

到了200M以上的信号，就得用示波器了，当前来看，逻辑分析仪的意义显示不出来，一般不分析那样的通信信号，这个以后再做考虑。

感谢您的回复。

51kingst

sanliuyaoling 发表于 2013-3-15 19:22
建议多一些触发功能，最好能把信号发生器加上。跟着51kingst 学习了好多东西了，不知51kingst 是不是avic？ ...

感谢建议，我和AVIC是好朋友，并非一人。

触发功能，忘记写了，触发功能，现在主要是单通道的跳沿触发以及多通道的逻辑与关系触发，只能做并行触发，曾经有人提过做串行数据触发，这个技术当前很有难度，因为咱的上传不是实时的，有延时，如果有好的方法和方案可以提提看，看看好不好实现。

wye11083

51kingst 发表于 2013-3-15 19:50
这个....其实1G采样率并不是可以采集1G的信号，一般对于逻辑分析仪来说，采样率至少是信号频率的4倍以上 ...

我看你是不懂什么是逻辑什么是示波器。逻辑就是1和0，示波器才需要超采样。

zhousun

触发放在下面处理就可以串行触发了，就是比较一串数字了，滑动窗口；期待楼主新作品，用你的老产品的客户

51kingst

wye11083 发表于 2013-3-15 20:25
我看你是不懂什么是逻辑什么是示波器。逻辑就是1和0，示波器才需要超采样。 ...

呵呵，我本身就是学通信的，工作又是做通信的，关于通信采样，还原信号这块一直有接触和研究。
800M的信号，信号最理想的情况下是方波，占空比是1比1的，你可以用1G的采样率去采样，根本无法还原信号的，呵呵。
您可以在纸上画画图一看便知。

1ongquan

移相采样，100MHz的FPGA也能采500Msps   我见过的逻辑分析仪是这么做的

用普通的中低端器件就可以了

功能方面，比较实用的功能有状态采样，软件滤波

as9901

51kingst 发表于 2013-3-15 19:43
这个芯片肯定用BGA，否则不够用....

如果这样建议用计算机内存条。
其实采样等都容易，在FPGA中完成，多路并行，频率要多高都行，但前端怎么弄？门限电压用什么芯片好？

51kingst

1ongquan 发表于 2013-3-16 21:41
移相采样，100MHz的FPGA也能采500Msps   我见过的逻辑分析仪是这么做的

用普通的中低端器件就可以了

现在高采样率的逻辑分析仪肯定是用的这种方式，因为即使FPGA速度能达到，内部运行的时候，寄存器延时什么的，信号容易出错，所以都是采用你说的这种方法进行处理的，FPGA用的也不是很高端，主芯片100以内应该可以拿下的。

albert_w

as9901 发表于 2013-3-17 08:50
如果这样建议用计算机内存条。
其实采样等都容易，在FPGA中完成，多路并行，频率要多高都行，但前端怎么 ...

嗯, 到那个频率, 输入线什么的都很讲究了. 看agilent的就知道

51kingst

as9901 发表于 2013-3-17 08:50
如果这样建议用计算机内存条。
其实采样等都容易，在FPGA中完成，多路并行，频率要多高都行，但前端怎么 ...

前端就是用的电阻电容网络，其实理论值多高的频率都可以，但是实际上再高频，采样一般最高到100M左右现在来看已经最高了。因为正常的信号来说，高于一二百兆以后，如果不用差分通信的话，就很难能保持通信的成功率，逻辑分析仪不方便分析查分，在这个指标以上也就起不到什么太高作用了。
500M采样100M的信号，可以是可以，但是脉宽误差会大一些，现在孕龙好像最高做到了1.6G，脉宽误差相对肯定要小的多。
对于我们内部处理，理论上可以提高到很高的采样率，用这种移相的方式，但是实际上输入信号处理最高一二百M就可以了，不需要再做更高前端输入电路处理了，最高端无非就是电路和输入线上的处理，可以参考的电路就是国外示波器的电路。现在泰克和安捷伦的都有带宽上G频率的示波器了。

as9901

51kingst 发表于 2013-3-18 14:08
前端就是用的电阻电容网络，其实理论值多高的频率都可以，但是实际上再高频，采样一般最高到100M左右现在 ...

好的逻辑分析仪不止采高低电平，还要求电平可变，还有就是毛刺采样。以前想弄过，100M采样Max570，但前端没找到好方案。安捷伦用的是专用芯片。
见到过一个电阻网络的，不知道对不对，你们试过可行？

51kingst

as9901 发表于 2013-3-18 16:45
好的逻辑分析仪不止采高低电平，还要求电平可变，还有就是毛刺采样。以前想弄过，100M采样Max570，但前端 ...

电平可变我在一楼已经说了，就是用了一个DA芯片，加上一个比较器，然后利用电阻网络进来的电平进行比较，就可以得到电平可变的效果。这个你可以去买个带这种功能的分析仪，拆开一分析就明白了，我就这么办的，弄了个孕龙的1016拆开看的。
你说的毛刺采样没明白，是指电路中存在毛刺吗，这个就是硬件问题了，就需要下大功夫处理信号了，比如电路的布局，走线，电源处理，多层板等等多种手段共同下手才能比较好的解决电路中毛刺问题，这个问题，不是靠一个简单方案就可以搞定的。

as9901

几百兆的比较器一直没找到，能提供点线索么？
毛刺采样是指两次采样间被测电路高低电平发生变化。这个功能很实用。
比如这样：HHHH（第一次采样）HHHLLLHHHH（第二次采样）HHH
没有毛刺采样显示为HH
有的显示为H↑↓H

51kingst

as9901 发表于 2013-3-19 13:11
几百兆的比较器一直没找到，能提供点线索么？
毛刺采样是指两次采样间被测电路高低电平发生变化。这个功能 ...

他比较的方法，是用了DA输出的值，给后级电阻的网络一个REF的值，进来的信号加上这个REF的值，就是实际送给接收，比如245的值，这样REF如果是负，则可以降低进来的电压值，如果是正，则增加了电压值，这样可以起到一个间接的调整阈值电压的作用。

as9901

是个好办法

Etual

好是好，只是不知道啥时候能搞好。

ourdemo

我在TB买了个楼主的分析仪，使用时发现有时抓不到信号。我申请试用、测试 ，不期望能获得赠送只想体验下

51kingst

ourdemo 发表于 2013-3-26 15:13
我在TB买了个楼主的分析仪，使用时发现有时抓不到信号。我申请试用、测试 ，不期望能获得赠送只想体验下 ...

如果你买的是saleae分析仪的话，你发现抓不到信号，那我可以很负责的告诉你，你是使用方法上有问题，我这里接受到无数客户的使用上的问题，一般都是没有认真看使用说明书和使用视频，我都做了说明书和视频了，但是就会有人懒的看，呵呵。
逻辑分析仪和示波器用法不一样的，第一要手动抓，第二是有采样深度的，不是实时刷新的，所以要设置好触发再抓信号，有使用的问题，可以联系我们。


前几天还遇到一个无理的女女工程师，我跟他怎么说，他就是让我解释为什么有时候能抓到信号，有时候一直是触发，我解释了半天，她就是不按照我说的去理解，反复说我不谦虚，非要让我说出来究竟，我都说了四五遍了，她自己不理解。
后来发现，她那个信号，一直是低电平，她设置了低电平触发就可以抓到信号，设置下降沿触发就抓不到信号，一直在等待触发，后来问清楚，她自己没区分清楚下降沿和低电平触发，原来是两个东东。
其实不是说技术不行，很多人以前没用过逻辑分析仪，所以使用上理解没弄清楚，很正常的，遇到这种情况，就多看文档和视频，多和卖家沟通。

baidu12

帮顶，加个示波器功能最好，虽然高指标比较难。

jlian168

+示波器 is perfect.

NJ8888

51kingst 发表于 2013-3-27 16:34
如果你买的是saleae分析仪的话，你发现抓不到信号，那我可以很负责的告诉你，你是使用方法上有问题，我这 ...

高手都是怀疑别人

newbier

FPGA+SSRAM的方案比较容易做，DDR控制很容易出问题。

liuweijun1

最好能推出一款便宜的USBee QX, USB3.0高性能.

51kingst

liuweijun1 发表于 2013-5-2 20:59
最好能推出一款便宜的USBee QX, USB3.0高性能.

usbee  RX和 QX只做硬件破解意义真的不是那么大了，他们的成本太高了，RX初步估算器件成本不低于1500元，搞出来的话，除非有自己的知识产权，否则明面推广难度较大，不关注知识产权的话从小渠道推广，因为价格较高，估计销量也不会高。
所以我觉得莫不如自己开发USB3.0的，这个技术理论上也不是难点。

51kingst

newbier 发表于 2013-4-30 12:09
FPGA+SSRAM的方案比较容易做，DDR控制很容易出问题。

没什么问题，电脑内存不照样用DDR吗，有同事已经验证过了，现在硬件基本已经完成，已经开始做软件了，找了以前一个做C++的同事用QT做，界面基本和saleae对接。

McuPlayer

DDR做LA的存储，是正确的Memory选择，成本和速度都有优势

shangdawei

51kingst 发表于 2013-3-22 16:32
他比较的方法，是用了DA输出的值，给后级电阻的网络一个REF的值，进来的信号加上这个REF的值，就是实际送 ...

http://openschemes.com/2010/03/2 ... e-the-modification/

The op-amp will drive it’s output to whatever is needed in order to make the inverting terminal match that DAC voltage.
Since the inverting terminal is connected to a “1.2v reference”, the difference
between that DAC voltage and 1.2v will cause current to flow through the 10k resistor.

And since that current must flow from the op-amp output through the 36k resistor,
the output of the op amp will be VDAC + 3.6(VDAC-1.2v).

The 3.6 comes from the ratio between the 10k and the 36k.
In this manner, the output of the op amp can be adjusted both above and below 1.2.


This variable output voltage is applied to the top of all the 3x 1MEG resistor
dividers in the input circuits for this channel.

In this way, the trip point of the input voltage (trigger threshold) can be varied.
The ’245 always has a fixed input trip point, but the variable buffer voltage
and the input circuit adjusts various input voltage ranges to always match the ’245′s trip point.

The software allows the user to choose TTL, CMOS, ECL, or user-defined levels for the trip point.
It is these selections that determine the DAC and buffer output voltage.


http://www.amobbs.com/forum.php? ... p;page=1#pid5531295

2、触发电压虽然可调，但由于没有采用比较器（高速比较器非常非常贵），而是采用了类似固纬的逻辑分析仪的输入电路，
输入电压如果接近设置电压时，可能会产生不定值（TTL、CMOS电平的定义决定这个问题）



具体如何根据选择的电压来调整VDAC呢 ?

zhanghua315

必须MARK，想参一脚……

lpandadp

zhanghuhhhhh

金沙滩视频教程超好，逻辑分析仪，东西也很耐用。性价比高。顶你。有示波器功能就完美了。